流水線的總結(jié)

流水線的總結(jié)

首先，第一個是我們懂得了什么叫做團隊精神，在流水線上工作是不能隨便離崗或

停頓下來，如果流水線上有一個人離崗或停頓將會影響整條生產(chǎn)線的速度，連累到整條線的員工，同時質(zhì)量也要有所保證，不能馬虎，哪怕是看起來不大重要，都有可能被老師檢查出來重新返工，那樣浪費整條生產(chǎn)線上的同學的時間。這就使我們學會了辦事情謹慎、認真、仔細的對待，學會了團結(jié)，分工和互相協(xié)調(diào)，使我們體會到團隊精神在工作中的重要性。其次，我們學會了勤儉節(jié)約的好習慣，理解到什么是“粒粒皆辛苦”，的名句，同學們平常在學校里大手大腳的花錢，而在工廠里看到員工們辛辛苦苦拼命的加班才得到哪點血汗錢時，在我們自己辛辛苦苦地做板子，用自己血汗做成功的板子，才真正的體會廠里的工人得到“錢”是來之不易�？梢哉f這次實習給我們上了一堂無形的思想道德課，讓我們受益匪淺，教育深刻。其三，我們學會了溝通，學會處理好身邊的人際關系，學會在苦中作樂的技巧，在生產(chǎn)線上工作是比較枯燥的，一直都反復的做那份工作，如果沒有同身邊的同事溝通，處理好身邊的人際關系，一個人是很孤獨，同時在一個工位上工作時間長了，前后工位之間將免不了有磨擦出現(xiàn)，處理不好，將影響我們的工作質(zhì)量。這就讓我們懂得了人際關系的重要性，一個好的人緣將會給我們的工作帶來了無限的方便和歡樂。其四，我們在工作中學會了研究。在工作中，方法中的正確和方便性非常重要，直接影響到生產(chǎn)的效率，我們在自己的崗位上做熟了對自己所做的工作也仔細研究起來，細心分析其方法，模具的缺點，自己研制出一套更加便捷簡單的方法來提高自己的速度和減少工作量，真正充分體現(xiàn)出大學生的不同之處，體現(xiàn)了大學生的風采。

總的來說，我們在這一次學習到了很多在校園、在課堂上、課本上學不到的東西，也使同學們了解很多和懂得了做人的道理，特別是體會到生活中的艱辛和找工作的不容易。在此，我要感謝老師，感謝你的照顧和幫助。相信這次珍貴的經(jīng)歷會一直伴隨著我以后的工作生活。千里之行，始于足下，我會通過這次學習，更加懂得知識和實踐的積累，不斷充實自己。

擴展閱讀：FPGA流水線個人總結(jié)

FPGA流水線概括

之前一篇博文（流水線加法器設計（Verilog））介紹了2級流水線4位全加器，本來目的是和之前不運用流水線的加法器延時進行比較，不過結(jié)果程序?qū)懙貌惶�好，也被codeman大俠指出了錯誤的地方，于是嘗試一下從新改寫，于是有了這篇博文。

流水線設計是用于提高所設計系統(tǒng)運行速度的一種有效的方法。為了保障數(shù)據(jù)的快速傳輸，必須使系統(tǒng)運行在盡可能高的頻率上，但如果某些復雜邏輯功能的完成需要較長的延時，就會使系統(tǒng)很難運行在高的頻率上，在這種情況下，可使用流水線技術，即在長延時的邏輯功能快中插入觸發(fā)器，使復雜的邏輯操作分步完成，減少每個部分的處理延時，從而使系統(tǒng)的運行頻率得以提高。流水線設計的代價是增加了寄存器邏輯，即增加了芯片資源的耗用。

流水線操作概念示意圖

流水線設計的概念:

所謂流水線設計實際上就是把規(guī)模較大、層次較多的組合邏輯電路分為幾個級，在每一級插入寄存器組暫存中間數(shù)據(jù)。K級的流水線就是從組合邏輯的輸入到輸出恰好有K個寄存器組（分為K級，每一級都有一個寄存器組）上一級的輸出是下一級的輸入而又無反饋的電路。

組合邏輯設計轉(zhuǎn)化為流水線設計

上圖表示如何將把組合邏輯設計轉(zhuǎn)換為相同組合邏輯功能的流水線設計。組合邏輯設計：這個組合邏輯包括兩級。

第一級的延遲是T1和T3兩個延遲中的最大值；第二級的延遲等于T2的延遲。

為了通過這個組合邏輯得到穩(wěn)定的計算結(jié)果輸出，需要等待的傳播延遲為：

[max(T1,T3)+T2]

流水線：

在從輸入到輸出的每一級插入寄存器后，流水線設計的第一級寄存器所具有的總的延遲為T1與T3時延中的最大值加上寄存器的Tco（觸發(fā)時間）。同樣，第二級寄存器延遲為T2的時延加上Tco。采用流水線設計為取得穩(wěn)定的輸出總體計算周期為：

max(max(T1,T3)+Tco,(T2+Tco))流水線設計需要兩個時鐘周期來獲取第一個計算結(jié)果，而只需要一個時鐘周期來獲取隨后的計算結(jié)果。開始時用來獲取第一個計算結(jié)果的兩個時鐘周期被稱為采用流水線設計的首次延遲（latency)。

但對于CPLD來說，器件的延遲如T1、T2和T3相對于觸發(fā)器的Tco要長得多，并且寄存器的建立時間Tsu也要比器件的延遲快得多。因此流水線設計獲得比同功能的組合邏輯設計更高的性能。

采用流水線設計的優(yōu)勢在于它能提高吞吐量（throughput)。

首次延遲（latency）（從輸入到輸出）最長的路徑進行初始化所需要的時間總量；

吞吐延遲執(zhí)行一次重復性操作所需要的時間總量。

假設T1、T2和T3具有同樣的傳遞延遲Tpd。組合邏輯設計：

首次延遲為2*Tpd吞吐延遲為2*Tpd

流水線設計：

首次延遲為2*（Tpd+Tco)吞吐延遲為Tpd+Tco

如果CPLD硬件能提供快速的Tco，則流水線設計相對于同樣功能的組合邏輯設計能提供更大的吞吐量。

如Xilinx的XC9572-7的Tpd為7.5ns，Tco為4.5ns。

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上圖是上述4級流水線加法器的框圖，從該圖可以看出，上面的加法器采用5級緩存、4級加法，每一個加法器實現(xiàn)8位數(shù)據(jù)和一個進位的相加，整個加法器只受8位全加器的工作速度的限制。

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例化后可以看到4個8位全加器和緩存。頂層測試程序：

布線布局后仿真（選擇XC3S500E）

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4個時鐘周期后獲得計算結(jié)果。

延時大概為5ns。

注意：

要注意在加法的過程中的位寬問題

{cout,sum}

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